verilog hdl code for 4x2 parity encoder

module par(d1,d2,d3,y1,y2);
input d1,d2,d3;
output y1,y2;
reg y1,y2;
reg s1;
always @(d1 or d2 or d3) begin
s1=~d2;
y1=d1||d2;
y2=d3||(s1&d1);
end
endmodule